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电子工程网站论坛PCB设计技术问答精粹
日期:2024-08-17 02:20
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摘要:
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关于输入、输出端接的方式与规则 问:现代高速PCB设计中,为了保证信号的完整性,常常需要对器件的输入或输出端进行端接。请问端接的方式有哪些?采用端接的方式是由什么因素决定的?有什么规则? 答:端接(terminal),也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配,终端匹配一般为并联匹配,方式比较多,有电阻上拉,电阻下拉,戴维南匹配,AC匹配,肖特基二极管匹配。匹配采用方式一般由BUFFER特性,拓普情况,电平种类和判决方式来决定,也要考虑信号占空比,系统功耗等。数字电路*关键的是时序问题,加匹配的目的是改善信号质量,在判决时刻得到可以确定的信号。对于电平有效信号,在保证建立、保持时间的前提下,信号质量稳定;对延有效信号,在保证信号延单调性前提下,信号变化延速度满足要求。 在处理布线密度时应注意哪些问题? 问:在电路板尺寸固定的情况下,如果设计中需要容纳更多的功能,就往往需要提高PCB的走线密度,但是这样有可能导致走线的相互干扰增强,同时走线过细也使阻抗无法降低,请问在高速(>100MHz)高密度PCB设计中有哪些技巧? 答:在设计高速高密度PCB时,串扰(crosstalkinterference)确实是要特别注意的,因为它对时序(timing)与信号完整性(signalintegrity)有很大的影响。以下提供几个注意的地方:1.控制走线特性阻抗的连续与匹配。2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响,找出可容忍的*小间距。不同芯片信号的结果可能不同。3.选择适当的端接方式。4.避免上下相邻两层的走线方向相同,甚至有走线正好上下重迭在一起,因为这种串扰比同层相邻走线的情形还大。5.利用盲埋孔(blind/buriedvia)来增加走线面积。 |